Коротко о файле:ВГКС / Кафедра "Инфокоммуникационных технологий" / Дисциплина "Цифровые микропроцессорные устройства"/ вариант №2.4. / Исходные данные к проекту: Слагаемое A = E(16) = 1110(2). Слагаемое B = F(16) = 1111(2). Коэффициент пересчета счетчика Кпер = 12. Микросхемы схемотехники КМОП серий 1554 и 1564. / В данной теме курсового проекта рассматривается устройство суммирования двоичных чисел, которое широко используется в современной вычислительной технике для реализации сложения, умножения, деления и т.д. А также назначение узлов, входящих в структурную электрическую схему устройства. / 2 листа чертежи + ПЗ.
СОДЕРЖАНИЕ
ВВЕДЕНИЕ
1 ОПИСАНИЕ ПРИНЦИПА РАБОТЫ ЗАДАННОЙ СТРУКТУРНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ УСТРОЙСТВА.
2 ТЕОРЕТИЧЕСКОЕ ОБОСНОВАНИЕ И ЛОГИЧЕСКОЕ ПРОЕКТИРОВАНИЕ УЗЛОВ УСТРОЙСТВА
2.1 Назначение и принцип построения четырехразрядных двоичных сумматоров с параллельным переносом
2.2 Разработка логической схемы недвоичного счетчика с коэффицентом пересчета Кпер=12
2.3 Разработка логической схемы четырехразрядного двоичного сумматора с параллельным переносом в базисе И-НЕ
3 АНАЛИЗ И ВЫБОР ЭЛЕМЕНТНОЙ БАЗЫ
4 РАЗРАБОТКА И ОПИСАНИЕ ПРИНЦИПИАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ УСТРОЙСТВА
5 РАССЧЕТ БЫСТРОДЕЙСТВИЯ И ПОТРЕБЛЯЕМОЙ МОЩНОСТИ
ЗАКЛЮЧЕНИЕ
ЛИТЕРАТУРА
Лист 1. Сумматор четырехразрядных двоичных чисел. Схема логическая (формат А3)
Лист 2. Устройство суммирования двоичных чисел. Схема электрическая принципиальная (формат А2)
Лист 3. Устройство суммирования двоичных чисел. Перечень элементов (формат А4)
ЗАКЛЮЧЕНИЕ
В соответствии с заданием курсового проектирования, мы разработали устройство суммирования двоичных чисел с ускоренным переносом. Данное устройство имеет основной и вспомогательный узлы. Основным узлом является четырехразрядный двоичный сумматор с параллельным переносом, предназначенный для суммирования четырехразрядных двоичных чисел. К вспомогательному узлу относятся следующие устройства: четырехразрядный двоичный счетчик с синхронным сбросом и регистр, предназначенные для ввода суммируемых чисел; а также регистр, который служит для запоминания результата суммирования и триггер, для запоминания сигнала переноса в старший разряд.
Четырехразрядный двоичный сумматор используется также для ряда других операций: вычитания, умножения, деления, и т.д. и является основным блоком множества операционных устройств.
Параметры разработанного нами устройства (среднее время задержки для всего устройства, напряжение источника питания, частота тактовых импульсов и общая потребляемая мощность) имеют следующий вид:
- t зд.р.ср.общ. = 163,75 нс;
-Uпит .= 5 В;
- F = 5,09 МГц;
- Pпот. ср = 5,4 мВт.
Данные интегральные схемы являются весьма популярными и распространенными в настоящее время главным образом из-за способности выполнять огромное количество разнообразных операций при малых потребляемых токах и малой потребляемой мощности.
